Yazar
Yüce, B., Korkmaz, S., Esen, V. B., Temizkan, Fatih, Tunç, Cihan, Güner, Gökhan, Başkaya, I. F., Agi, İ., Dündar, G., Uğurdağ, Hasan Fatih
Basım Tarihi
2013
Basım Yeri
-
IEEE
Konu
Analog entegre devreler, Analog-dijital dönüşüm, Elektronik mühendisliği hesaplaması, Entegre devre tasarımı, Entegre devre testi
Tür
Belge
Dil
İngilizce
Dijital
Evet
Yazma
Hayır
Kütüphane
Özyeğin Üniversitesi
Demirbaş Numarası
978-1-4799-2095-2
Kayıt Numarası
e231180a-642b-4266-9e30-3aac97b8487a
Lokasyon
Elektrik ve Elektronik Mühendisliği
Tarih
2013
Notlar
Telif hakkı kısıtlamaları nedeniyle bu makalenin tam metnine erişim yalnızca abonelik yoluyla mümkündür.
Örnek Metin
Bu makale, Örneklenmiş Veri Analog Devrelerinde (SDAC'ler) saat ağaçlarının otomatik tasarımına yönelik bir metodolojiyi açıklamaktadır. SDAC'lerin saat ağacı tasarımına yönelik endüstri ve akademideki mevcut uygulama, zaman alıcı ve hataya açık olan manuel bir süreçtir. Ancak dijital alandaki saat ağacı tasarımı tamamen otomatiktir ve Saat Ağacı Sentezi (CTS) yazılımı dediğimiz yazılım tarafından gerçekleştirilir. Bazı kritik farklılıklara rağmen, SDAC saat ağacı tasarımı problemi dijital karşılığı ile temel benzerliklere sahiptir. Sonuç olarak, ticari bir dijital CTS yazılımı ve bir dizi Perl & Tcl betiği etrafında SDAC'ler için bir metodoloji oluşturmayı başardık. Metodolojimizi test devresi olarak 10 bit 180 MHz 2 aşamalı ADC kullanarak açıklayacağız.
DOI
10.1109/EWDTS.2013.6673154
