مولد ضریب سریع برای FPGA با تولید محصول جزئی مبتنی بر LUT و فشرده سازی ستون/ردیف
| عنوان | مولد ضریب سریع برای FPGA با تولید محصول جزئی مبتنی بر LUT و فشرده سازی ستون/ردیف |
|---|---|
| نویسنده | کاکاجاک، احمد، گوزل، آیدین امره، جهانگیر، اوزان، گورن، اس.، اوغورداغ، حسن فاتح |
| تاریخ انتشار: | 2017 |
| محل انتشار | - الزویر |
| موضوع | ضرب کننده های سریع، FPGA، جدول جستجو، تولید جزئی محصول، درخت فشرده سازی ستونی، درخت حمل ذخیره، شمارنده موازی تعمیم یافته |
| نوع | دوره ای |
| زبان | انگلیسی |
| دیجیتال | بله |
| نسخه خطی | خیر |
| کتابخانه: | دانشگاه اوزیغین |
| شناسه دارایی کتابخانه | 0167-9260 |
| شماره ثبت | 2540fd11-98a8-412f-9d7e-1011a39de784 |
| محل کتابخانه | مهندسی برق و الکترونیک |
| تاریخ | 2017 |
| متن نمونه | ما یک مولد ضریب صحیح موازی جدید برای FPGA ها ارائه می کنیم. (i) یک الگوریتم گروهبندی شمارنده موازی تعمیمیافته (GPC) برای فشردهسازی ستون با (ii) یک تولید محصول جزئی مبتنی بر LUT، (iii) منحصربهفرد است زیرا بهطور خودکار پراگماهای قرارگیری را تولید میکند، (iv) از یک جمعکننده سه تایی بهعنوان جمعکننده نهایی برای بهرهبرداری از زنجیرههای حملونقل داخلی FPGA، و زنجیرههای حملونقل داخلی مبتنی بر فشردهسازی (aiv) استفاده میکند. برای کاهش عرض جمع کننده نهایی. ما ژنراتورهای Verilog را برای روش خود و همچنین یک اثر برجسته در ادبیات نوشتیم. برای سنتز، اسکریپتی نوشتیم که میتواند «جستجوی دودویی» را برای تأخیر بهینه انجام دهد. نتایج پیادهسازی گسترده ما بر روی Xilinx Virtex-6 FPGA نشان میدهد که ما تقریباً همیشه مدارهایی با تأخیر کمتر (یعنی زمانبندی) و محصول زمانبندی منطقه (ATP) در مقایسه با پیشرفتهترین آثار موجود در ادبیات به ترتیب 18 و 12 درصد (به طور متوسط) تولید میکنیم. ما همچنین تاخیر کمتری را در مقایسه با اپراتور HDL * به طور متوسط 9٪ با هزینه 12٪ ATP بزرگتر ارائه می دهیم. ما در 6 مورد از 33 مورد، از نظر تأخیر بدتر هستیم، که در همه آنها نقشه های سنتز * به برش های DSP ارائه می شود. ما همچنین نتایج مساحت و انرژی را در Virtex-6 و همچنین مقدار محدودی از تأخیر، مساحت و نتایج ATP در Virtex-5 و Altera Stratix III درج می کنیم. |
| DOI | 10.1016/j.vlsi.2016.12.012 |
| Cilt | 57 |
