مولد مضاعف سريع لـ FPGAs مع إنشاء منتج جزئي يعتمد على LUT وضغط العمود/الصف
| العنوان | مولد مضاعف سريع لـ FPGAs مع إنشاء منتج جزئي يعتمد على LUT وضغط العمود/الصف |
|---|---|
| المؤلف | كاكاجاك، أحمد، جوزيل، أيدين إمري، جيهانجير، أوزان، جورين، س.، أوغورداغ، حسن فاتح |
| تاريخ النشر: | 2017 |
| مكان النشر | - إلسفير |
| الموضوع | المضاعفات السريعة، FPGA، جدول البحث، توليد المنتج الجزئي، شجرة ضغط العمود، شجرة الحفظ، العداد المتوازي المعمم |
| النوع | دورية |
| اللغة | الإنجليزية |
| رقمي | نعم |
| مخطوط | لا |
| المكتبة: | جامعة اوزيجين |
| معرف أصل المكتبة | 0167-9260 |
| رقم السجل | 2540fd11-98a8-412f-9d7e-1011a39de784 |
| موقع المكتبة | الهندسة الكهربائية والإلكترونية |
| التاريخ | 2017 |
| نص عينة | نقدم مولدًا مضاعفًا صحيحًا متوازيًا جديدًا لـ FPGAs. فهو يجمع بين (1) خوارزمية تجميع العداد المتوازي المعمم (GPC) الجديدة لضغط الأعمدة مع (2) إنشاء منتج جزئي يعتمد على LUT، وهو (3) فريد من نوعه لأنه ينشئ تلقائيًا براغما الموضع، (4) يستخدم أداة إضافة ثلاثية كأداة نهائية لاستغلال سلاسل الحمل الداخلية لـ FPGA، و(5) يستخدم ضغط صف جديد يعتمد على GPC، والذي يهدف إلى تقليل عرض أداة الإضافة النهائية. لقد كتبنا مولدات Verilog لطريقتنا بالإضافة إلى أحد الأعمال الرائدة في الأدب. للتوليف، كتبنا نصًا يمكنه إجراء "بحث ثنائي" عن زمن الوصول الأمثل. تظهر نتائج التنفيذ الشاملة لدينا على Xilinx Virtex-6 FPGAs أننا ننتج دائمًا دوائر ذات زمن انتقال أصغر (أي التوقيت) ومنتج توقيت المنطقة (ATP) مقارنة بأحدث ما توصلت إليه الأدبيات، بنسبة 18% و12% (في المتوسط)، على التوالي. كما نقدم أيضًا زمن وصول أقل مقارنةً بمشغل HDL * بنسبة 9% في المتوسط بتكلفة ATP أكبر بنسبة 12% في المتوسط. نحن أسوأ في زمن الوصول في 6 حالات من أصل 33 حالة، وفي جميعها يتم تعيين التوليف * إلى شرائح DSP. نقوم أيضًا بتضمين نتائج المنطقة والطاقة على Virtex-6 بالإضافة إلى قدر محدود من نتائج زمن الوصول والمساحة وATP على Virtex-5 وAltera Stratix III. |
| DOI | 10.1016/j.vlsi.2016.12.012 |
| Cilt | 57 |
