بازگشت به جستجو

اجرای سخت افزار فیوژن تصویر با یک مدار کاهش بهینه

عنوان	اجرای سخت افزار فیوژن تصویر با یک مدار کاهش بهینه
نویسنده	آیدین، فورکان
تاریخ انتشار:	2018-08
موضوع	مهندسی برق و الکترونیک، ویدئو دیجیتال، مدار مجتمع دیجیتال، مدار منطقی، منطق دیجیتال، مدارهای مجتمع، سخت افزار، مدار الکترونیکی
نوع	سند
زبان	انگلیسی
دیجیتال	بله
نسخه خطی	خیر
کتابخانه:	دانشگاه اوزیغین
شماره ثبت	bd4250fa-09b2-494c-9772-9ba123f1b99f
محل کتابخانه	گروه مهندسی برق و الکترونیک
تاریخ	2018-08
متن نمونه	در این پایان نامه، پیاده سازی سخت افزاری یک الگوریتم ادغام تصویر بلادرنگ با استفاده از ابزار سنتز سطح بالا (HLS) ارائه شده است. ترکیب تصویر دو یا چند تصویر را از طریق فرآیند تبدیل رنگ ترکیب می کند. برنامه های مختلف ممکن است به فریم در ثانیه (fps) و/یا وضوح متفاوتی نیاز داشته باشند. با این حال، ویژگی های الگوریتم پردازش تصویر ممکن است اغلب تغییر کند و باعث طراحی مجدد شود. اگر پلتفرم هدف، آرایه دروازه قابل برنامه ریزی میدانی (FPGA) باشد، معمولاً پیاده سازی سخت افزاری سریع و در عین حال بهینه شده مورد نیاز است. تمام این الزامات را نمی توان تنها توسط HLS برآورده کرد. رویکردهای هوشمندانه از نظر تکنیک‌های معماری مانند روش‌های غیرمعمول خط‌بندی، کدگذاری ژنراتورهای سطح انتقال ثبت (RTL) به جای RTL، و روش‌های خلاقانه انتقال منطق/نرم‌افزار رابط به ما اجازه می‌دهد تا نیازمندی‌های ذکر شده در بالا را برآورده کنیم. با همه اینها در زرادخانه ما، ما توانستیم 3 نسخه از الگوریتم ترکیب تصویر (با فریم در ثانیه و/یا وضوح متفاوت) را در مدت زمان نسبتاً کوتاهی بر روی Intel Altera Cyclone IV و Arria 10 FPGA دریافت کنیم. در الگوریتم فیوژن تصویر، یک محاسبه انحراف استاندارد وجود دارد که اجرای آن مستلزم انباشته شدن تمام مقادیر پیکسل هر فریم است. از این رو، ما دو مدار کاهشی خط لوله جدید (و از این رو مولدهای RTL آنها) طراحی کردیم که به نام مدار کاهش بازده منطقه (AERC) و مدار کاهش سرعت بالا (HSAERC) نامیده می شوند. ما چندین مدار کاهش (AERC و HSAERC) را با استفاده از ژنراتورهای Verilog RTL خود تولید کردیم. طرح‌های AERC و HSAERC بر روی هر دو Xilinx Virtex-II Pro و Virtex-5 FPGA پیاده‌سازی شدند و نتایج سنتز آنها با طرح‌های پیشرفته در ادبیات مقایسه شد. طراحی AERC از طرح های موجود در ادبیات از نظر استفاده از منطقه بهتر است. از طرفی طراحی HSAERC از نظر کارایی بهتر از طرح های دیگر است., Bu tezde, bir Yüksek-Seviyeli Sentez (HLS) aracı kullanarak gerçek zamanlı bir görüntü birleştirme algoritmasının uygulaması sunulmuştur. گورونتو بیرلرشتیرمه بیر ویا بیردن فضلا گورونتیو بیر رنک دونوشتورمه یونتمی کولانارک بیرلشتیریر. Farklı uygulamalar için saniyedeki kare sayısı (fps) ve/veya çözünürlük gereksinimi farklı olabilir. Görüntü işleme algoritmasının özellikleri sıkça değişebileceğinden yeni tasarım yapmak gerekebilir. پلتفرم هدف Sahada Programlanabilir Kapı Dizisi (FPGA) olduğunda genellikle hızlı hatta optimize edilmiş donanım gerçeklemesi gereklidir. Bütün bu gereksinimler, sadece HLS aracı ile karşılanamaz. Alışılmışın dışında boru hattı yöntemleri, Yazmaç Transfer Seviyesi (RTL) kodlama yerine RTL üreten araç kodlama ve mantık/yazılım arayüz bağlantısını yapmanın yaratıcı yollarıamıbelleri izin verir. Bütün bu yaklaşımlarla beraber, görüntü birleştirme algoritmasının 3 farklı versiyonunu (farklı fps ve/veya çözünürlükte) Intel Altera Cyclone IV ve Arria 10 FPGA üzerinde oldukça kışta. Görüntü birleştirme algoritmasında standard sapma hesaplaması bulunmaktadır, gerçeklemesi her görüntü karesindeki tum piksel değerlerinin toplanmasını gerektirir. Bu nedenle, Alan-Verimli İndirgeme Devresi (AERC) و Hız-Alan Verimli İndirgeme Devresi (HSAERC) diye adlandırılan iki özgün indirgeme devresi (ve dolayısıyla RTL üreteçleri) tasarladık. Kendi Verilog RTL kod üreteçlerimizi kullanarak birçok indirgeme devreleri (AERC ve HSAERC) ürettik. AERC و HSAERC devreleri، Xilinx Virtex-II Pro و Virtex-5 FPGA'leri üzerinde gerçeklenmiştir ve sentez sonuçları literatürdeki en gelişmiş tasarımlarla karşılaştırıldı. AERC tasarımı alan kullanımı باکیمیندان ادبیات توردکی تاساریملارا گوره داها اییدیر. Diğer yandan HSAERC tasarımı ise performans bakımından diğer tasarımlardan üstündür.

مشاهده در منبع دانشگاه اوزیغین دانشگاه اوزیغین - موتور جستجوی نسخه های خطی عثمانی

دانشگاه اوزیغین

اجرای سخت افزار فیوژن تصویر با یک مدار کاهش بهینه

نویسنده آیدین، فورکان

تاریخ انتشار 2018-08

موضوع مهندسی برق و الکترونیک، ویدئو دیجیتال، مدار مجتمع دیجیتال، مدار منطقی، منطق دیجیتال، مدارهای مجتمع، سخت افزار، مدار الکترونیکی

نوع سند

زبان انگلیسی

دیجیتال بله

نسخه خطی خیر

کتابخانه دانشگاه اوزیغین

شماره ثبت bd4250fa-09b2-494c-9772-9ba123f1b99f

محل کتابخانه گروه مهندسی برق و الکترونیک

تاریخ 2018-08

متن نمونه در این پایان نامه، پیاده سازی سخت افزاری یک الگوریتم ادغام تصویر بلادرنگ با استفاده از ابزار سنتز سطح بالا (HLS) ارائه شده است. ترکیب تصویر دو یا چند تصویر را از طریق فرآیند تبدیل رنگ ترکیب می کند. برنامه های مختلف ممکن است به فریم در ثانیه (fps) و/یا وضوح متفاوتی نیاز داشته باشند. با این حال، ویژگی های الگوریتم پردازش تصویر ممکن است اغلب تغییر کند و باعث طراحی مجدد شود. اگر پلتفرم هدف، آرایه دروازه قابل برنامه ریزی میدانی (FPGA) باشد، معمولاً پیاده سازی سخت افزاری سریع و در عین حال بهینه شده مورد نیاز است. تمام این الزامات را نمی توان تنها توسط HLS برآورده کرد. رویکردهای هوشمندانه از نظر تکنیک‌های معماری مانند روش‌های غیرمعمول خط‌بندی، کدگذاری ژنراتورهای سطح انتقال ثبت (RTL) به جای RTL، و روش‌های خلاقانه انتقال منطق/نرم‌افزار رابط به ما اجازه می‌دهد تا نیازمندی‌های ذکر شده در بالا را برآورده کنیم. با همه اینها در زرادخانه ما، ما توانستیم 3 نسخه از الگوریتم ترکیب تصویر (با فریم در ثانیه و/یا وضوح متفاوت) را در مدت زمان نسبتاً کوتاهی بر روی Intel Altera Cyclone IV و Arria 10 FPGA دریافت کنیم. در الگوریتم فیوژن تصویر، یک محاسبه انحراف استاندارد وجود دارد که اجرای آن مستلزم انباشته شدن تمام مقادیر پیکسل هر فریم است. از این رو، ما دو مدار کاهشی خط لوله جدید (و از این رو مولدهای RTL آنها) طراحی کردیم که به نام مدار کاهش بازده منطقه (AERC) و مدار کاهش سرعت بالا (HSAERC) نامیده می شوند. ما چندین مدار کاهش (AERC و HSAERC) را با استفاده از ژنراتورهای Verilog RTL خود تولید کردیم. طرح‌های AERC و HSAERC بر روی هر دو Xilinx Virtex-II Pro و Virtex-5 FPGA پیاده‌سازی شدند و نتایج سنتز آنها با طرح‌های پیشرفته در ادبیات مقایسه شد. طراحی AERC از طرح های موجود در ادبیات از نظر استفاده از منطقه بهتر است. از طرفی طراحی HSAERC از نظر کارایی بهتر از طرح های دیگر است., Bu tezde, bir Yüksek-Seviyeli Sentez (HLS) aracı kullanarak gerçek zamanlı bir görüntü birleştirme algoritmasının uygulaması sunulmuştur. گورونتو بیرلرشتیرمه بیر ویا بیردن فضلا گورونتیو بیر رنک دونوشتورمه یونتمی کولانارک بیرلشتیریر. Farklı uygulamalar için saniyedeki kare sayısı (fps) ve/veya çözünürlük gereksinimi farklı olabilir. Görüntü işleme algoritmasının özellikleri sıkça değişebileceğinden yeni tasarım yapmak gerekebilir. پلتفرم هدف Sahada Programlanabilir Kapı Dizisi (FPGA) olduğunda genellikle hızlı hatta optimize edilmiş donanım gerçeklemesi gereklidir. Bütün bu gereksinimler, sadece HLS aracı ile karşılanamaz. Alışılmışın dışında boru hattı yöntemleri, Yazmaç Transfer Seviyesi (RTL) kodlama yerine RTL üreten araç kodlama ve mantık/yazılım arayüz bağlantısını yapmanın yaratıcı yollarıamıbelleri izin verir. Bütün bu yaklaşımlarla beraber, görüntü birleştirme algoritmasının 3 farklı versiyonunu (farklı fps ve/veya çözünürlükte) Intel Altera Cyclone IV ve Arria 10 FPGA üzerinde oldukça kışta. Görüntü birleştirme algoritmasında standard sapma hesaplaması bulunmaktadır, gerçeklemesi her görüntü karesindeki tum piksel değerlerinin toplanmasını gerektirir. Bu nedenle, Alan-Verimli İndirgeme Devresi (AERC) و Hız-Alan Verimli İndirgeme Devresi (HSAERC) diye adlandırılan iki özgün indirgeme devresi (ve dolayısıyla RTL üreteçleri) tasarladık. Kendi Verilog RTL kod üreteçlerimizi kullanarak birçok indirgeme devreleri (AERC ve HSAERC) ürettik. AERC و HSAERC devreleri، Xilinx Virtex-II Pro و Virtex-5 FPGA'leri üzerinde gerçeklenmiştir ve sentez sonuçları literatürdeki en gelişmiş tasarımlarla karşılaştırıldı. AERC tasarımı alan kullanımı باکیمیندان ادبیات توردکی تاساریملارا گوره داها اییدیر. Diğer yandan HSAERC tasarımı ise performans bakımından diğer tasarımlardan üstündür.