تنفيذ أجهزة دمج الصور باستخدام دائرة تخفيض محسنة
| العنوان | تنفيذ أجهزة دمج الصور باستخدام دائرة تخفيض محسنة |
|---|---|
| المؤلف | أيدين، فرقان |
| تاريخ النشر: | 2018-08 |
| الموضوع | الهندسة الكهربائية والإلكترونية، الفيديو الرقمي، الدوائر الرقمية المتكاملة، الدوائر المنطقية، المنطق الرقمي، الدوائر المتكاملة، الأجهزة، الدوائر الإلكترونية |
| النوع | وثيقة |
| اللغة | الإنجليزية |
| رقمي | نعم |
| مخطوط | لا |
| المكتبة: | جامعة اوزيجين |
| رقم السجل | bd4250fa-09b2-494c-9772-9ba123f1b99f |
| موقع المكتبة | قسم الهندسة الكهربائية والإلكترونية |
| التاريخ | 2018-08 |
| نص عينة | في هذه الأطروحة، يتم عرض تنفيذ الأجهزة لخوارزمية دمج الصور في الوقت الحقيقي باستخدام أداة التوليف عالي المستوى (HLS). يجمع دمج الصور بين صورتين أو أكثر من خلال عملية تحويل الألوان. قد تتطلب التطبيقات المختلفة إطارات مختلفة في الثانية (fps) و/أو دقة وضوح مختلفة. ومع ذلك، فإن مواصفات خوارزمية معالجة الصور قد تتغير بشكل متكرر مما يؤدي إلى إعادة التصميم. إذا كان النظام الأساسي المستهدف هو مصفوفة البوابة القابلة للبرمجة الميدانية (FPGA)، فعادةً ما يكون تنفيذ الأجهزة سريعًا ولكن مُحسّنًا. كل هذه المتطلبات لا يمكن تلبيتها إلا بواسطة HLS. أتاحت لنا الأساليب الذكية فيما يتعلق بالتقنيات المعمارية مثل الطرق غير التقليدية لخطوط الأنابيب، ومولدات مستوى نقل التسجيل (RTL) الترميز بدلاً من RTL، والطرق الإبداعية لنقل منطق/برنامج الواجهة، تلبية المتطلبات الموضحة أعلاه. مع وجود كل هذه الأشياء في ترسانتنا، تمكنا من الحصول على 3 إصدارات من خوارزمية دمج الصور (بإطارات في الثانية و/أو دقة مختلفة) تعمل على Intel Altera Cyclone IV وArria 10 FPGAs في فترة زمنية قصيرة إلى حد ما. في خوارزمية دمج الصور، يوجد حساب للانحراف المعياري، والذي يتطلب تنفيذه تراكم جميع قيم البكسل لكل إطار. ومن ثم، قمنا بتصميم دائرتين جديدتين للتخفيض عبر الأنابيب (وبالتالي مولدات RTL الخاصة بهما) والتي تم تسميتها بدائرة التخفيض ذات كفاءة المساحة (AERC) ودائرة التخفيض ذات كفاءة المنطقة عالية السرعة (HSAERC). قمنا بإنشاء العديد من دوائر التخفيض (AERC وHSAERC) باستخدام مولدات Verilog RTL الخاصة بنا. تم تنفيذ تصميمات AERC وHSAERC على كل من Xilinx Virtex-II Pro وVirtex-5 FPGAs، وتمت مقارنة نتائج تركيبها مع أحدث التصاميم في الأدبيات. يعد تصميم AERC أفضل من التصاميم الموجودة في الأدبيات من حيث استخدام المساحة. من ناحية أخرى، يعد تصميم HSAERC أفضل من التصميمات الأخرى من حيث الأداء. لكن منذ ذلك الحين، تم تصميم خوارزميات معززة للشمس (HLS) لتحسين أداء الخوارزميات. إن الحصول على قرض عقاري من شأنه أن يجعل الطيور تكتسب المزيد من المال. Farklı uygulamalar için saniyedeki kare sayısı (fps) ve/veya çözünürlük gereksinimifarklı olabilir. يمكن استخدام الخوارزميات الأساسية بشكل أفضل من أجل تحسين أداء الخوارزميات. منصة Hedef Sahada Programlanabilir Kapı Dizisi (FPGA) olduğunda genellikle hızlı hatta optimization edilmiş donanım gerçeklemesi gereklidir. قم بالتمرين بشكل جيد، وذلك من خلال تشغيل HLS أو karşılanamaz. Alışılmışın dışında boru hattı öntemleri, Yazmaç Transfer Seviyesi (RTL) kodlama yerine RTL üreten araç kodlama ve mantık/yazılım arayüz bağlantısını yapmanın yaratıcı yolları, yukarıda beliirtilen gereksinimleri karşılamamıza izin verir. يمكنك استخدام زر التشغيل، ودعم خوارزميات 3 إصدارات مختلفة (إطارات في الثانية و/أو أكثر) Intel Altera Cyclone IV وArria 10 FPGA في هذا الوقت. çalıştırdık. Görüntü birleştirme algoritmaında Standard sapma hesaplaması bulunmaktadır، gerçeklemesi her görüntü karesindeki tüm piksel değerlerinin toplanmasını gerektirir. بعد ذلك، قام Alan-Verimli Indirgeme Devresi (AERC) وHız-Alan Verimli Indirgeme Devresi (HSAERC) بدعم من شركتي (وتحويل RTL إلى RTL). يمكنك استخدام رمز Kendi Verilog RTL من خلال دعم المطورين (AERC وHSAERC). تم تصميم كل من AERC وHSAERC وXilinx Virtex-II Pro وVirtex-5 FPGA لأدوات ومعدات أدبية متطورة. AERC Tasarımı alan kullanımı bakımından literatürdeki tasarımlara göre daha iyidir. يتم تنفيذ عمليات HSAERC الأخرى بشكل أفضل من خلال عمليات أخرى. |
