بازگشت به جستجو

زمان‌بندی HEFT حداقل تأخیر مبتنی بر FPGA برای محاسبات ناهمگن

عنوان	زمان‌بندی HEFT حداقل تأخیر مبتنی بر FPGA برای محاسبات ناهمگن
نویسنده	علی اف، ایلکین، مک، ج.، کومبهاره، ن.، آکوغلو، ا.، اوغورداغ، حسن فاتح
تاریخ انتشار:	2021
محل انتشار	- IEEE
موضوع	DSoC، زمان‌بندی سخت‌افزار، محاسبات ناهمگن، زمان‌بندی وظایف
نوع	سند
زبان	انگلیسی
دیجیتال	بله
نسخه خطی	خیر
کتابخانه:	دانشگاه اوزیغین
شناسه دارایی کتابخانه	978-166542908-5
شماره ثبت	2271d68c-fc87-4669-a64c-97c4d58de6bb
محل کتابخانه	مهندسی برق و الکترونیک
تاریخ	2021
متن نمونه	این مقاله یک زمانبندی سخت افزاری جدید را پیشنهاد می کند. همانطور که محاسبات ناهمگن رایج می شود، برنامه های نگاشت بر روی عناصر پردازشی چندگانه (PEs) ثابت می شود که بی اهمیت هستند. الگوریتم Heterogeneous Earliest Finish Time (HEFT) یک زمانبندی از قبل موجود است که هدف آن به حداقل رساندن کل زمان اجرای برنامه است. پارادایم HEFT به گونه ای است که یک نمودار وظیفه غیر چرخه ای را به عنوان ورودی در زمان اجرا می پذیرد و وظایف اتمی از پیش کامپایل شده را به PE ها اختصاص می دهد/زمان بندی می کند. HEFT در میان بسیاری از این زمان‌بندی‌ها نه تنها از نظر تولید زمان‌بندی‌های کوتاه‌تر، بلکه از نظر زمان اجرای کوتاه‌تر خود برجسته است. با این حال، در برنامه های بلادرنگ، هر چه تاخیر کمتر باشد، بهتر است. تا جایی که ما می دانیم، این کار تنها کاری است که HEFT را در سخت افزار (روی FPGA) پیاده سازی می کند و تأخیر آن را از میلی ثانیه به کمتر از یک میکروثانیه کاهش می دهد. انتقال HEFT به سخت افزار چالش برانگیز بوده است زیرا وابستگی داده ها میزان موازی سازی را محدود می کند. طراحی یک الگوی دسترسی کارآمد به حافظه و همچنین یک «مرتب‌کننده افزایشی» عوامل کلیدی در کاهش تأخیر اجرای سخت‌افزار بودند. ما همچنین FPGA-HEFT خود را در یک SoC مبتنی بر ARM ادغام کردیم و عملکرد آن را با استفاده از حجم کاری واقعی تأیید کردیم.
DOI	10.1109/UBMK52708.2021.9558926

مشاهده در منبع دانشگاه اوزیغین دانشگاه اوزیغین - موتور جستجوی آثار تاریخی، آرشیوها و نشریات

دانشگاه اوزیغین

زمان‌بندی HEFT حداقل تأخیر مبتنی بر FPGA برای محاسبات ناهمگن

نویسنده علی اف، ایلکین، مک، ج.، کومبهاره، ن.، آکوغلو، ا.، اوغورداغ، حسن فاتح

تاریخ انتشار 2021

محل انتشار - IEEE

موضوع DSoC، زمان‌بندی سخت‌افزار، محاسبات ناهمگن، زمان‌بندی وظایف

نوع سند

زبان انگلیسی

دیجیتال بله

نسخه خطی خیر

کتابخانه دانشگاه اوزیغین

شناسه دارایی کتابخانه 978-166542908-5

شماره ثبت 2271d68c-fc87-4669-a64c-97c4d58de6bb

محل کتابخانه مهندسی برق و الکترونیک

تاریخ 2021

متن نمونه این مقاله یک زمانبندی سخت افزاری جدید را پیشنهاد می کند. همانطور که محاسبات ناهمگن رایج می شود، برنامه های نگاشت بر روی عناصر پردازشی چندگانه (PEs) ثابت می شود که بی اهمیت هستند. الگوریتم Heterogeneous Earliest Finish Time (HEFT) یک زمانبندی از قبل موجود است که هدف آن به حداقل رساندن کل زمان اجرای برنامه است. پارادایم HEFT به گونه ای است که یک نمودار وظیفه غیر چرخه ای را به عنوان ورودی در زمان اجرا می پذیرد و وظایف اتمی از پیش کامپایل شده را به PE ها اختصاص می دهد/زمان بندی می کند. HEFT در میان بسیاری از این زمان‌بندی‌ها نه تنها از نظر تولید زمان‌بندی‌های کوتاه‌تر، بلکه از نظر زمان اجرای کوتاه‌تر خود برجسته است. با این حال، در برنامه های بلادرنگ، هر چه تاخیر کمتر باشد، بهتر است. تا جایی که ما می دانیم، این کار تنها کاری است که HEFT را در سخت افزار (روی FPGA) پیاده سازی می کند و تأخیر آن را از میلی ثانیه به کمتر از یک میکروثانیه کاهش می دهد. انتقال HEFT به سخت افزار چالش برانگیز بوده است زیرا وابستگی داده ها میزان موازی سازی را محدود می کند. طراحی یک الگوی دسترسی کارآمد به حافظه و همچنین یک «مرتب‌کننده افزایشی» عوامل کلیدی در کاهش تأخیر اجرای سخت‌افزار بودند. ما همچنین FPGA-HEFT خود را در یک SoC مبتنی بر ARM ادغام کردیم و عملکرد آن را با استفاده از حجم کاری واقعی تأیید کردیم.

DOI 10.1109/UBMK52708.2021.9558926