الحد الأدنى من جدولة زمن الوصول HEFT المستندة إلى FPGA للحوسبة غير المتجانسة
| العنوان | الحد الأدنى من جدولة زمن الوصول HEFT المستندة إلى FPGA للحوسبة غير المتجانسة |
|---|---|
| المؤلف | علييف، إلكين، ماك، جيه، كومبهاري، إن، أكغلو، أ.، أوغورداغ، حسن فاتح |
| تاريخ النشر: | 2021 |
| مكان النشر | - IEEE |
| الموضوع | DSSoC، جدولة الأجهزة، الحوسبة غير المتجانسة، جدولة المهام |
| النوع | وثيقة |
| اللغة | الإنجليزية |
| رقمي | نعم |
| مخطوط | لا |
| المكتبة: | جامعة اوزيجين |
| معرف أصل المكتبة | 978-166542908-5 |
| رقم السجل | 2271d68c-fc87-4669-a64c-97c4d58de6bb |
| موقع المكتبة | الهندسة الكهربائية والإلكترونية |
| التاريخ | 2021 |
| نص عينة | تقترح هذه الورقة جدولة الأجهزة الجديدة. مع انتشار الحوسبة غير المتجانسة، ثبت أن تعيين التطبيقات على عناصر معالجة متعددة (PEs) ليس بالأمر الهين. خوارزمية وقت الانتهاء المبكر غير المتجانس (HEFT) هي عبارة عن برنامج جدولة موجود بالفعل يهدف إلى تقليل إجمالي وقت تنفيذ التطبيق. نموذج HEFT هو أنه يقبل رسمًا بيانيًا للمهام غير الدورية كمدخل في وقت التشغيل ويقوم بتعيين/جدولة المهام الذرية المترجمة مسبقًا إلى PEs. تبرز HEFT بين العديد من أدوات الجدولة هذه، ليس فقط من حيث إنتاج جداول زمنية أقصر ولكن أيضًا من حيث وقت التنفيذ القصير الخاص بها. ومع ذلك، في تطبيقات الوقت الفعلي، كلما انخفض زمن الوصول، كان ذلك أفضل. على حد علمنا، هذا العمل هو العمل الوحيد الذي يطبق HEFT في الأجهزة (على FPGA) مما يقلل زمن الوصول من المللي ثانية إلى أقل من ميكروثانية. كان نقل HEFT إلى الأجهزة أمرًا صعبًا نظرًا لأن تبعيات البيانات تحد من مقدار التوازي. كان تصميم نمط وصول فعال للذاكرة بالإضافة إلى "الفرز التزايدي" من عوامل التمكين الرئيسية في تقليل زمن الوصول لتنفيذ الأجهزة. لقد قمنا أيضًا بدمج FPGA-HEFT الخاص بنا في SoC القائم على ARM والتحقق من صحة وظائفه باستخدام عبء عمل واقعي. |
| DOI | 10.1109/UBMK52708.2021.9558926 |
