Yazar
Güzel, Aydın Emre
Basım Tarihi
2017-01
Konu
Bilgisayar Mühendisliği ve Bilgisayar Bilimi ve Kontrolü, Donanım, Elektronik devreler, Mantık devresi, Dijital devreler, Dijital entegre devre, Dijital mantık, Dijital video, Entegre devreler
Tür
Belge
Dil
İngilizce
Dijital
Evet
Yazma
Hayır
Kütüphane
Özyeğin Üniversitesi
Kayıt Numarası
6f485e44-a2c0-4428-83c5-1564b51cdd70
Lokasyon
Elektrik-Elektronik Mühendisliği Bölümü
Tarih
2017-01
Örnek Metin
Boru hattı kavramı, dijital donanım tasarımında saat frekansını maksimuma çıkaran veya kaynakları en aza indiren temel bir tekniktir. Ardışık düzende aritmetik modüller kullanarak ardışık düzende Alan Programlanabilir Kapı Dizisi (FPGA) modülü tasarlamak, özellikle Başlatma Aralığı birden fazla olduğunda bize zorlu tahsis, planlama ve bağlama sorunları getirir. Yüksek hesaplama maliyetine sahip algoritmalar söz konusu olduğunda, örneğin video işlemede, bu hataya açık ve zaman alıcı süreçleri otomatikleştirmemiz gerekir. Bu tezde, FPGA üzerinde optik akış tasarımının hızlı bir şekilde geliştirilmesi için Yüksek Düzey Sentez (HLS) kullanımındaki deneyimimizi paylaşıyoruz. HLS'yi Vivado HLS'nin yanı sıra elimizdeki optik akış tasarımı ve benzeri video işleme problemleri için geliştirdiğimiz bir HLS aracını kullanarak gerçekleştirdik. Tez, sahip olduğumuz tasarım problemini tanımlıyor ve ardından kendi HLS aracımızı tartışıyor. Geliştirdiğimiz araç, döngüsel yinelemeler arası bağımlılıkların üstesinden gelinememesi dışında genel amaçlıdır. Aynı zamanda HLS'ye ardışık düzen çoklayıcılar gibi yeni kavramları da tanıtır. Sentez sonuçları, Vivado HLS'ye kıyasla daha iyi zamanlama veya daha iyi alan sonuçları elde edebildiğimizi gösteriyor. Ayrıca HLS aracımızın çıktıları Verilog RTL, okunabilirlik açısından Vivado HLS'den daha iyidir. Ayrıca hem aritmetik birimler hem de yazmaçlar için ürettiğimiz zaman-kaynak tabloları, tasarımcının RTL'de hata ayıklamasını ve değiştirmesini kolaylaştırır. Boru hatlı aritmetik modülleri kullanan bir boru hatlı Sahada Programlanabilir Kapı Dizileri (FPGA) modülünün tasarlanması, özellikle Başlatma Aralığı birden fazla olduğunda, iklimlendirme, raporlama ve bağlama hızları zorlu bir iyileştirme döngüsüne neden oluyor. Yüksek işlem yüküne sahip yazılımlar söz konusu olduğunda, örneğin video işlemede, bu hata yapma yerlerinde ve zaman alanını otomatikleştirmek son derece gereklidir. Bu tezde, FPGA'de bir optik akış tasarımının hızlı geliştirme sırasındaki Yüksek Düzeyli Sentez (HLS) deneyimimizi paylaştık. Elimizdeki optik akış tasarımı ve benzeri görüntü işleme çözümleri için geliştirdiğimiz HLS aracını ve Vivado HLS'yi kullanarak ayrı ayrı aynı tasarım gerçekleştirildi. Bu tez, sahip olduğumuz tasarım problemini açıklıyor ve daha sonra kendi HLS aracımızı detaylı bir şekilde anlatıyor. Geliştirdiğimiz araç, döngüsel ara yineleme ilişkilerini işlememe dışında oldukça genel amaçlı bir araçtır. Ayrıca, "boruhatlı çoklayıcılar" gibi HLS'ye yeni kavramlar getiriyor. Sentez sonuçları, Vivado HLS'ye kıyasla daha iyi zamanlama veya daha iyi alan sonuçları elde edebildiğimizi gösteriyor. Üstelik HLS aracımızın Verilog RTL'si Vivado HLS'den daha okunabilirdir. Uniteler ve yazmaçlar için üretilen kaynak zaman tabloları da düşünüldüğünde, tasarımcının RTL'de hata düzenlemesini ve elle değişiklik yapabilmesini daha kolay hale geliyor.
