Yazar
Aydın, Furkan
Basım Tarihi
2018-08
Konu
Elektrik-Elektronik Mühendisliği, Dijital video, Dijital entegre devre, Mantık devresi, Dijital mantık, Entegre devreler, Donanım, Elektronik devre
Tür
Belge
Dil
İngilizce
Dijital
Evet
Yazma
Hayır
Kütüphane
Özyeğin Üniversitesi
Kayıt Numarası
bd4250fa-09b2-494c-9772-9ba123f1b99f
Lokasyon
Elektrik-Elektronik Mühendisliği Bölümü
Tarih
2018-08
Örnek Metin
Bu tezde, Yüksek Düzey Sentez (HLS) aracı kullanılarak gerçek zamanlı bir görüntü birleştirme algoritmasının donanım uygulaması sunulmaktadır. Görüntü füzyonu, iki veya daha fazla görüntüyü bir renk dönüştürme işlemi yoluyla birleştirir. Farklı uygulamalar, farklı saniye başına kare sayısı (fps) ve/veya çözünürlük gerektirebilir. Ancak görüntü işleme algoritmasının özellikleri sık sık değişerek yeniden tasarlanmaya neden olabilir. Hedef platform Sahada Programlanabilir Kapı Dizisi (FPGA) ise, genellikle hızlı ancak optimize edilmiş donanım uygulaması gerekir. Tüm bu gereksinimlerin yalnızca HLS tarafından karşılanması mümkün değildir. Alışılmışın dışında ardışık düzen oluşturma yöntemleri, RTL yerine Kayıt Aktarım Seviyesi (RTL) oluşturucularının kodlanması ve arayüz mantığını/yazılımını taşımanın yaratıcı yolları gibi mimari teknikler açısından akıllı yaklaşımlar, yukarıda özetlenen gereksinimleri karşılamamıza olanak sağladı. Tüm bunları cephanemizde bulundurduğumuzda, görüntü birleştirme algoritmasının 3 versiyonunu (farklı fps ve/veya çözünürlükte) Intel Altera Cyclone IV ve Arria 10 FPGA'larda oldukça kısa bir sürede çalıştırmayı başardık. Görüntü birleştirme algoritmasında, uygulanması her karenin tüm piksel değerlerinin toplanmasını gerektiren bir standart sapma hesaplaması vardır. Bu nedenle, Alan Verimli İndirgeme Devresi (AERC) ve Yüksek Hızlı Alan Verimli İndirgeme Devresi (HSAERC) olarak adlandırılan iki yeni boru hattı indirgeme devresi (ve dolayısıyla bunların RTL jeneratörleri) tasarladık. Kendi Verilog RTL oluşturucularımızı kullanarak çeşitli indirgeme devreleri (AERC ve HSAERC) oluşturduk. AERC ve HSAERC tasarımları hem Xilinx Virtex-II Pro hem de Virtex-5 FPGA'lara uygulanarak sentez sonuçları literatürdeki en son tasarımlarla karşılaştırıldı. AERC tasarımı alan kullanımı açısından literatürdeki mevcut tasarımlardan daha iyidir. Öte yandan HSAERC tasarımı performans açısından diğer tasarımlardan daha iyidir. Bu tezde, bir Yüksek-Seviyeli Sentez (HLS) aracı kullanılarak gerçek zamanlı bir görüntü engellemesinin uygulaması sunulmuştur. Görüntü birleştirme yöntemini kullanarak bir veya birden fazla görüntüleme bir renk dönüştürme yöntemini kullanarak birleştirir. Farklı uygulamalar için saniyelerdeki kare sayıları (fps) ve/veya parçalar farklı olabilir. Görüntü işleme yazılımının özelliklerinin rutin olarak değişebileceğinden yeni tasarım yapmak mümkündür. Hedef platform Sahada Programlanabilir Kapı Dizisi (FPGA) olduğunda genellikle hızlı hatta optimize edilmiş donanımın gerçekleştirilmesi gereklidir. Bütün bu değişiklikler, yalnızca HLS aracı ile karşılanamaz. Alışılmışın dışında boru hattı yöntemleri, Yazmaç Transfer Seviyesi (RTL) sınıflandırması yerine RTL oluşturma araç şeması ve mantıksal/yazılım bağlantıları bağlantıları yaratıcı yollar, yukarıda belirtilen koşullar karşılamalarımıza izin verir. Bütün bu yaklaşımlarla beraber, görüntü genişletmenin 3 farklı versiyonunu (farklı fps ve/veya dosyalarte) Intel Altera Cyclone IV ve Arria 10 FPGA üzerinde oldukça kısa sürede çalıştırdık. Görüntüleme yazılımında standart sapma programlaması mevcuttur, gerçeklemesi her görüntü karesindeki tüm piksel değerlerinin toplanmasını gerektirir. Bu nedenle, Alan-Verimli İndirgeme Devresi (AERC) ve Hız-Alan Verimli İndirgeme Devresi (HSAERC) diye iki özgün indirgeme devresini (ve dolayısıyla RTL üreteçleri) tasarladık. Kendi Verilog RTL kod üreteçlerimizi kullanarak birçok indirgeme devreleri (AERC ve HSAERC) ürettik. AERC ve HSAERC devreleri, Xilinx Virtex-II Pro ve Virtex-5 FPGA'leri üzerinde gerçeklenmiştir ve sentez sonuçları literatürdeki en gelişmiş tasarımlarla kontrol edilmiştir. AERC tasarımı alan kullanımı açısından literatürdeki tasarımlara göre daha iyidir. Öte yandan HSAERC tasarımı ise performans açısından diğer tasarımlardan üstündür.
