المؤلف
Gören, S., Ozkurt, O., Yildiz, A., Uğurdağ, Hasan Fatih, Chakraborty, R. S., Mukhopadhyay, D.
تاريخ النشر
2013-02
مكان النشر
-
إلسفير
الموضوع
مصفوفات البوابة القابلة للبرمجة ميدانيًا
النوع
دورية
اللغة
الإنجليزية
رقمي
نعم
مخطوط
لا
المكتبة
جامعة اوزيجين
معرف أصل المكتبة
0045-7906
رقم السجل
aa0dea4e-1472-4efc-b2f3-46de92f86fe4
موقع المكتبة
الهندسة الكهربائية والإلكترونية
التاريخ
2013-02
ملاحظات
نظرًا لقيود حقوق الطبع والنشر، فإن الوصول إلى النص الكامل لهذه المقالة متاح فقط عبر الاشتراك.
نص عينة
تقترح هذه الورقة تقنية تعتمد على الوظائف الفيزيائية غير القابلة للاستنساخ (PUFs)، والتشويش، وإعادة التكوين الذاتي الجزئي الديناميكي (DPSR) لحماية تدفقات البت الجزئية لتكوين FPGA من الاستنساخ والهندسة العكسية. وبمساعدة هذه التقنية، نحن قادرون على القيام بما يعادل التشفير الجزئي لتدفق البتات على FPGAs منخفضة التكلفة، والتي تظهر فقط في FPGAs المتطورة. لا تحتوي FPGAs منخفضة التكلفة على دعم مدمج لتدفقات البت المشفرة (الكاملة). من خلال DPSR، لا يسرق تنفيذ PUF الخاص بنا العقارات من التصميم المشفر. نقدم أيضًا تدفق DPSR جديدًا لـ Xilinx FPGAs، والذي يعتمد على الاختلاف ولكنه لا يزال يسمح بالتصميم المعياري. إنه يعمل بغض النظر عن مقدار الاختلاف بين وحدات إعادة التكوين الجزئي (PR) ويسمى DPSR-LD، حيث يرمز LD إلى فرق كبير. يعد DPSR-LD أداة تمكين خاصة لعائلة Spartan-6 FPGA، حيث يدعم Xilinx حاليًا العلاقات العامة على Spartan-6 فقط من خلال التدفق القائم على الاختلاف وللاختلافات الصغيرة فقط. يتضمن DPSR-LD الخاص بنا أيضًا وحدة تحكم تتفاعل مع ICAP ويمكنها معالجة تدفقات البت المضغوطة. يُطلق عليه اسم ICAP+ ويحتل 1% فقط من شرائح Spartan-6.
DOI
10.1016/j.compeleceng.2012.10.009
Cilt
39
